最後，由 Intel 20A 改良的 Intel 18A 也已進入開發階段，預計 2025 年初問世，Intel 並且已經與 ASML 在合作當中，開發名為「高數值孔徑 EUV」的未來生產工具。 因此 Intel 將在節點命名中捨棄直接使用奈米數，而是將節點「概念化」，將即將上市的 10nm Enhanced Superfin 改名為「Intel 7」，並且隨後推出「Intel 4」、「Intel 3」等，依此類推。 Intel 7 依然是以 FinFET 技術的最佳化為主，相較於目前最新的 10nm SuperFIN，每瓦效能約可提升 10~15%。 Intel 7 將會用在今年底的 Alder Lake 筆電處理器與明年初的 Sapphire Rapids 資料中心處理器上。
- 且 Intel 在此還引入了新的 ILD0（第一介電質層）stresser，貫穿 gate，與 fin 相交處，用以加強 nMOS 晶體管的驅動電流。
- 實際上，在 7nm 節點階段沒有將銅替換成鈷的製造廠，應該還是因爲其電阻率本身就比較高的關係——而且他們有各自針對銅的優化方案。
- 從 Intel 在前兩年 ISSCC 展示的圖片來看，這部分可能並不是真正的 gate，而是個蝕刻比較深的凹槽間隔。
- Intel 7 將會用在今年底的 Alder Lake 筆電處理器與明年初的 Sapphire Rapids 資料中心處理器上。
- 同時平均自由程也更短，從 40nm 降到少於 10nm，那麼電遷移的問題就比較小了。
就標準單元（Std Cell）的設計，供電通常是由 EDA 工具去搞定的，這肯定是比手動佈置要快多了。 但在晶體管密度提升的情況下，Intel 就需要和 EDA 工具提供商合作，將電力輸送應用到 block 級別，以及不同的單元排列。 前面提到 MOL 層還有個下層級，下層有單獨的 contact，連接到晶體管之上的接合點（好像包含了前文提到的 gate contact）。 在體積縮減的過程裏，會產生“肖特基勢壘（Schottky barrier）”，也就是電阻增加。
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通常這不是什麼大問題，但在電流增加、截面積減小後，更多電子的存在可能會成爲一個問題。 電遷移更多發生在金屬的晶粒邊界，以及平均自由程（mean free path）比較長的時候（平均自由程是指電子在兩次連續碰撞之間，可能通過的各段路線長度的平均值）。 這一點對密度提升一定是有好處的，如上圖所示，Intel 宣稱能有 intel10nm2025 20% 的空間節約。
這次更新的詳情預計Intel會在今年下半年公開，此前Intel提到10ESF對於數據中心會有特別的價值。 下半年將要問世的第12代酷睿Alder Lake就會採用10ESF工藝。 從此前的規劃來看，+++所要實現的應該是晶體管性能較大程度的提升。 說個題外話，這張圖中提到了backport（向前移植）。 意思是指以某一個節點做芯片設計，但在工藝延遲的情況下可考慮將其移植到舊版的++節點。
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另外，如果一個 fin 穿過多個 gate，則 gate pitch（柵間距）也需要考慮進來。 一個更爲典型的例子，在本文中是 Contact Over Active Gate，我覺得譯作中文以後將讓人非常難以理解。 對這個詞而言，你有一定的英文基礎，並且讀到相應位置，應該自然能理解它表達的是什麼意思。 Intel 今日稍早詳細公開了最新的製程與封裝技術規畫，不僅帶來了極具野心的新時程，同時也重新命名了其節點，將其節點與物理尺寸脫勾。 目前對於節點的命名（也就是我們常說的「幾奈米」）是以半導體上最小的零組件尺寸為基礎，雖然說就廣義上來說代表示技術演進的世代，但就算是這些零組件本身，也會因為結構和技術，而在性能上有著差異。
- 這部分 Wikichip 還有更詳細的介紹，可參見參考來源。
- 從此前的規劃來看，+++所要實現的應該是晶體管性能較大程度的提升。
- 阻隔層用於阻止金屬擴散到電介質；襯墊則可理解爲將擴展阻隔層和銅“粘合”起來。
- 當代面向PC、手機的處理器，通常都會採用多級cache設計。
如果說Cannon Lake是失敗的話，那麼被Intel定義爲初代10nm的Ice Lake，其實在工藝成熟度上也並不成功。 規劃中今年下半年要發佈的第12代酷睿Alder Lake（以及面向服務器的Sapphire Rapids，還有獨立出來的Xe GPU）則將採用再次迭代的10nm Enhanced SuperFin（10ESF）工藝。 而“+++”三個加號倒與前文提到Intel 2019年公佈的那張路線圖契合了，即10nm本來就要歷經這個過程。 所以在去年的Intel Architechture Day上，Intel將應用於Tiger Lake的這一代10nm命名爲10nm SuperFin（簡稱10SF），算是對這次BKM更新技術特點的反映。 FinFET出現以後，製造成本在節點迭代時猛增；摩爾定律減緩，BKM更新就成爲重要的宣傳點，BKM的一些重要更新也成爲產品迭代的組成部分。 加上Intel 10nm節點延後，這是14nm後面不斷出現加號的根本原因。
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有報道說 COAG 是 Intel 10nm 工藝中比較冒進的一部分，而且雖然 Intel 的確做到了，但可靠性不及預期。 Intel 10nm 採用了一種名爲 COAG 的方法，把 gate contact 直接放到晶體管”active”區域的上方。 在單元庫之間，會有幾個 dummy gate，主要用於間隔。 Intel 的 14nm intel10nm2025 設計中，每個單元的兩端都會有 dummy gate，也就是說兩個相鄰的單元之間，就會有兩個 dummy gate。 而 Intel 的 10nm 工藝，兩個相鄰的單元則可以共享一個 dummy gate。
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就現在的市場宣傳來看，Intel幾乎不再提起Cannon Lake。 所以當代Intel定義的初代10nm，始於第10代酷睿Ice Lake。 這個版本的10nm也應用到了實驗性質的LakeField和麪向服務器的Ice Lake-SP處理器之上。
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這三種單元庫的密度自然也是不同的，Intel 列出的 100.8 MTr/mm²，指的其實是 HD 高密度庫（單元高 272nm，8 fins）。 其他兩種單元庫的密度分別爲：HP（高性能）單元庫密度 80.61 MTr/mm²（單元高 340nm，10 fins）；UHP（超高性能）單元庫晶體管密度 67.18 intel10nm MTr/mm²（單元高408nm，12 fins）。 恰巧 Intel 也在 8 月的 Arch Day 2020 舉辦線上活動——是以閉門的形式。 會上的重點內容自然就是 Tiger Lake 處理器（Willow Cove 核心）還有 Xe 圖形處理器了。 鑑於Intel極度依賴尖端工藝——這一點和臺積電和三星還不大一樣，製造工藝的落後致企業內部發生震盪。
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越大的庫，當然密度就越低，有更高的驅動電流，對於設計中最關鍵的路徑當然就更爲可用。 這裏提醒一下，某些英文單詞我在文章裏沒有翻譯成中文，是因爲我覺得中文的表達可能欠妥，或者有些詞我不知道應該怎麼翻譯成中文。 所以在我看來，某些東西沒有必要去嘗試理解其中文的表意。 比如你知道晶體管的某個部分叫 gate 就可以了，至於這東西究竟算是門、閘還是柵，那都無關緊要。
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從增加+號的直覺來看，在我們外人看來它應該屬於10nm++，或者第三代10nm。 intel10nm 兩個加號也在2020年的一段時間內被Intel官方欽定過，不過對於10nm後綴的加號數量在這一時期也出現過混亂，無論是媒體還是Intel自己。 對於fab而言，在同一代工藝節點內週期性更新是個傳統。 這類更新幅度有時並不大，名爲BKM（best-known-method）。
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對於製造工藝來說，增加更多的步驟，生產時間就會更久，產量會有損失。 最終 Intel 的 10nm 初代工藝的 fin 長下面這樣，其中加入了與初代 22nm FinFET 工藝的對比。 有關 Willow Cove 處理器核心，以及 Xe GPU 的內容，因爲本身也都是很龐大的話題，所以未來會單獨成文（雖然不知道是何年何月）。 另外，在本文寫到一半的時候，我發現文章篇幅實在是太長了，所以決定把這篇文章剖成上下兩篇來刊，本文是上篇。
針對這個問題，美國應用材料曾經開發過一種金屬有機化合物鎢薄層（metal-organic intel10nm tungsten film），這層薄層是用來替代阻隔層（和 nucleation layer），這樣也就增加了鎢的整體量，降低接觸電阻。 而銅在當代被替換，主要問題在電遷移（Electromigration）。 電遷移，發生在金屬結構中高速電子撞擊金屬原子時，金屬原子產生定向擴散，導體某些部位產生空洞或晶須。
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至於 10nm 桌電級 CPU，就整份簡報都沒有提及過，最近有傳言指 2021 年纔有 10nm 桌電級 CPU，所以各位砌機玩家要慢慢等了。 個人不參與生產，對國外這些文獻的理解，也是基於此前自己的積累。 所以總的來說，基於上述 CPP 與 MMP 的調整，以及 dummy gate、COAG 的這些設計，Intel 表示初代 10nm 工藝相比 14nm 達到了 0.37x。 來源：Wikichip值得一提的是，圖中虛化了的 fin，在設計中通常也是存在的，在設計中作爲 dummy fin 存在。 而在 pMOS 這塊，0.7V 供電電壓驅動電流每微米 1.55mA，每微米 Ioff 則爲 10nA，pMOS IDLIN 每微米 0.325mA；相比 14nm 提升 55%。 intel10nm Fin pitch（鰭之間的間距）是衡量工藝先進性的一個重要參數。
所以電樁原本是與單元處在同一個級別的，也就是所謂的 cell level 。 Intel intel10nm 對此作了變動，通過分辨共同的單元組，將其放到最佳位置，也就把電樁從 cell level 上升到了 block level。 理想情況下，截面積變小，那麼就需要用更低導電率的金屬。 另一方面，更大的驅動電流，本身會帶來電遷移之類的連鎖效應。
NMOS 的 IDLIN（工作在線性電流特性區的電流驅動能力）爲每微米 0.475mA，相比 14nm FinFET 晶體管表現有 100% 的提升。 另外，Intel 還圍繞源極和漏極外延部分，增加了保形鈦層（conformal titanium layer）；並且針對 pMOS 外延層增加了一個單硅化鎳層，降低接觸電阻。 Intel 宣稱此舉可以達成 1.5 倍的接觸電阻降低。 雖說看起來好像也沒什麼，但如此一來，fin 就能以更爲密集的方式製造出來了，而且和 gate 之間能有更大的接觸面積。 與此同時，芯片上還會有所謂的 dead silicon 作爲一種熱緩衝。